岡本 秀輔

我々は, 並列計算機でキャッシュが有効に働かないことによる性能低下を避けるためにワード単位にアクセスできる高速なメモリとそのメモリへのデータ転送をプログラムにより、可変長単位で行うハードウエア機構であるプログラム制御キャッシュレベルメモリを提案し、その評価を行なってきた. 本報告ではプログラム制御キャッシュレベルメモリによって, キャッシュ整合プロトコルが不要になることを示す.

バリア型フェッチ機構は, アセンブリ命令を機能別に分け, それぞれスレッドとして並列に実行を行う命令レベル並列プロセッサ VFPE や PNSF において用いられている。この方式は, VLIW のように命令フイールドごとにスレッド別の命令を単一アドレス上に配置する。そして, その配置とは別に実行のための先行関係を指定する。このプログラムの指定方法により, VLIW で問題となる同期をとるためだけの不要な NOP 命令の指定を削減でき, かつ, キャッシュミスのような動的な変化においてもデータ依存の存在する部分のみのストールで実行をすすめることが出来る。 しかし, 本方式においてもスレッドごとの命令数が不均等である場合には, 依然として数合わせのための NOP を挿入する必要があり, これはプログラムサイズを増大させる他, 実行時間の無駄にもつながる。本報告ではこの問題の解決方法について述べる。

本研究室では命令レベルで並列に実行する PN (Parallel Neumann) コンピュータの研究開発を行ってきた。 従来の PN コンピュータは機能ユニットごとに命令をフェッチするため、プログラムメモリとプロセッサの間の信号線を多く必要とするという問題があった。 これを解決するために、本研究では PN コンピュータにおけるフェッチ方法を改良し、各ユニットの命令を一つのアドレスでフェッチすることが可能な PNSF (PN with Special Fecher) を設計し、ゲートアレイにより実現を行った。

一般的にコンピュータの高速化のためには、プロセッサの性能向上だけでなく、メモリアクセス処理時間の短縮も重要である。プロセッサのみが高速な処理能力を持っていても、メモリアクセスに時間がかかると、プロセッサではメモリの処理を待つという状態になる。 現在、メモリアクセス処理時間の短縮の方法として、キャッシュメモリシステムを利用したメモリの階層化が多く用いられている。しかし、キャッシュメモリシステム方式では、各アプリケーションプログラムの性質を考慮せず、キャッシュメモリとメインメモリ間の内容を、一定のアルゴリズムで行う。その結果、キャッシュミスが生じ、必要な命令やデータをメインメモリからキャッシュメモリに転送するまでの間、プロセッサはストールしてしまう。そこでキャッシュメモリの代わりに、アプリケーションプログラムの性質を解析して、階層メモリ間の命令及びデータの転送をプログラム制御することにより、メモリアクセスをより効率的かつ高速に行う。この方式を、プログラム制御階層メモリシステムと呼ぶ。 本稿では、メモリアクセスを効率的かつ高速に行うことができる、命令とデータに関するプログラム制御階層メモリシステムを持つコンピュータを提案する。

計算機の高速化にはメモリシステムの高速化が必要不可欠である。キャッシュメモリシステムではアプリケーションプログラムの性質によっては、効果が無い場合がある。そこで、キャッシュメモリにあたる部分にプロセッサが必要とする命令が常に存在するようにし、プログラムがストールする時間を極力減らす方法として、ソフトウェア制御階層メモリシステムを用いる。本研究では、これを命令メモリに紋って検討する。

プロセッサの性能を最大限に発揮させるには、プロセッサを待たせずに命令やデータを供給することが必要である。そこで著者らはプロセッサへの供給を命令メモリだけに紋った「ソフトウェア制御階層メモリシステム」を提案している。これはアプリケーションプログラムの性質と上部階層のメモリの容量を考慮した、階層メモリ間の内容の入れ換えを行なう命令をプログラム内に挿入することで階層メモリを制御する方法である。本稿では LSI 設計システム「パルテノン」で設計した、このシステムの性能評価について述べる。

計算機システムを高速化するためには, 高速処理可能なプロセッサだけでなく, 高速で大容量なメモリが必要である. 高速で大容量なメモリは, 現在の計算機ではキャッシュメモリシステム (以後CMS) として擬似的に実現されている. しかし, CMS では, キャッシュミスが発生し, これがパフォーマンスを大幅に下げている. 著者らはキャッシュミスが発生する原因のlつが, キャッシュメモリの中身をプログラマから隠し, そのキャッシュとメインメモリ間の内容の入れ換えを LRU 法などの固定的なアルゴリズムで行っていることにあると考え, キャッシュメモリの中身が見える新しい階層メモリシステムを提案している. このシステムは, キャッシュメモリにメインメモリ同様の線形アドレスを持つメモリをもたせ, そのメモリへのデータ転送を, ユーザプログラムによって1ワード単位で行うものである. このメモリシステムを, ユーザプログラム制御階層メモリシステム (UPCHMS) とよんでいる. 本稿では, この UPCHMS の基本的な構成と動作について述べる.

コンピュータネットワークの急速な発展により、ネットワーク上で人間の社会に近い社会的機能を持つ社会、仮想社会が構築されつつある。現在、ネットワーク上では仮想的な空間を用いて、各種情報の提供やオンラインショッピングといったサービスが行われており、仮想社会の基盤となっている。 これらサービス利用は、利用者自らがサービスを探し要求する形態のものである。この利用形態は、サービスを受けたいが、サービスが提供されている場所を探すのに手間がかかる場合があり、特にコンピュータ利用に不慣れな利用者には扱い難いものである。 ところで、我々の現実社会では、訪間販売員による訪問販売や購入した製品が故障した場合、その製品の販売元へ行かなくとも、サービスマンが修理に利用者宅へやって来てくれるサービスが存在する。そこで、本究では、仮想社会において、ネットワークを移動するエージェントを仮想社会の人とし、サービス提供者が利用者のコンピュータへ行きサービスを提共する形態のシステムを提案する。この形態により、コンピュータの扱いに不慣れな利用者でもコンピュータをネットワークに接続しておくだけで様々なサービスを受けることが可能となる。本研究では、エージェントによるサービスの具体例としてアプリケーションのインストールを行う。

並列計算機でのデータアクセス遅延を解決するため, キャッシュメモリを適用することがある. しかしキャッシュメモリがブロック単位で管理され, プログラムから制御不可能なものであるため, 並列計算機の性能を最大限に引き出せなかった. この問題を解決するため、我々はプログラム制御キャッシュレベルメモリを提案してきた. 本文では, プログラム制御キャッシュレベルメモリにより, キャッシュコヒーレンス制御が不要な並列計算機を構築するためのプログラミング手法について述べる.

本稿では、細粒度オブジェクトにより構成されるオブジェクト/スレッドモデルのオペレーティングシステムにおいて、オブジェクトの柔軟な保護を実現する機構を提案する。提案万式には、次のような特徴がある。 ・柔軟な保護:複数のキーを組み合わせて割符として用いることができ、オブジェクトへのアクセスを許可する条件を柔軟に指定することができる。 ・キーグループ:複数のキーをまとめてキーグループを形成することにより、キーを一括して操作することができる。さらに、キーグループを階層的に生成し、キーに階層構造を持たせることができる。 ・きめの細かい保護:スレッドごとにキーのリストを持ち、きめの細かい保護が実現できる。また、オブジェクト呼出しの際には、オブジェクトの持つキーを継承することができる。 ・サブジェクト側での制御:挙動の不明な信頼できないコードを実行する際に、サブジェクト側からのアクセス制御を可能にする SCL (Subject Control List) 機構を導入した。

処理能力が大幅に低減するキャッシュミスを避けるため, キャッシュメモリとは異なる新しい階層メモリシステムUPCHMSを提案している. このUPCHMSはメインメモリ同様に線形的なアドレスを持つ高速なメモリHMに, プログラムによりデータを1ワード単位で転送することで, HMをキャッシュメモリよりも効率的に利用することが可能になる. またこのことによりキャッシュメモリよりも高速にデータを供給することが可能になることが期待される. 今までの報告における評価ではパイブライン処理を考慮していなかった. そこで本稿ではパイプライン処理の導入について述べる.

我々は,高速で大容量なメモリシステムを目的とした,階層化されたメモリ間のデータ転送を,プログラムにより1ワード単位で行う階層メモリシステムについて提案している.本方式はプログラムにより階層メモリの内容を1ワード単位で操作するため,階層メモリの中身が完全に把握可能で,必要なデータだけを上位メモリに置くことができる.これらの転送処理は一般のプログラムと並列に処理されるため,ソフトウェア転送による実行時間の増加は隠蔽される.本稿では,このメモリシステムで不明であったシステムの特徴について述べ,それらのここの効果を評価する.評価結果では,キャッシュを持つ計算機システム(CMS)との比較で, CMS以上に上位メモリ上のデータを有効に利用する,ソフトウェアデータ転送処理を並列に行うことによりそのオーバヘッドを短縮する,ことによりCMSの最大1.42倍高速に実行することを示している.

並列コンピュータのスケーラビリティを阻害する問題の1つに,リモートメモリアクセスのレイテンシがある.この問題を解決するため,キャッシュメモリにプロセッサの使用するデータをプリフェッチする方法が提案されてきた.しかし,キャッシュメモリはブロック単位で管理され,プログラムから制御不可能であるため,不要なデータがキャッシュメモリに置かれ,必要なデータがキャッシュから追い出されることがあり,またキャッシュ整合プロトコルのための無駄なデータ転送が多くなり,並列コンピュータの性能を最大限に引き出せなかった.この問題に対し,我々は並列コンピュータで用いられる従来のキャッシュメモリを置き換える新しい高速メモリを提案してきた.これは,キャッシュメモリと同等のスピードを持ち,ワード単位でアクセス可能なメモリ(キャッシュレベルメモリ)とこのメモリを制御する命令セットを実行するハードウェア機構からなる.本文では,我々か提案するシステムと通常のキャッシュを持つNUMA型並列コンピュータと比較して,性能を評価した.評価のために,我々が提案するシステムのシミュレータを作成するとともに,通常のキャッシュを持つNUMA型並列コンピュータのシミュレータを作成した.評価は,Libermore Loopベンチマークプログラムを用いて行なった.その結果,各ベンチマークプログラムにおいて,本方式は既存のキャッシュに比べ高い性能を示した.

フェッチ分岐方式は、分岐処理を命令フェッチ先アドレスの変更ととらえ、命令フェッチを指定する命令をプログラム中に明示的に記述する方式である。フェッチ命令の指定は、基本ブロックを単位とし、さらに、命令フェッチと実行のための処理を明確に分けることで、効率的な命令フェッチ動作を行う。本報告では、フェッチ分岐方式の動作原理について述べた後に、フェッチ命令の種類別による実行性能について述べる。性能評価の結果、1サイクルに2命令フェッチとすると、無条件フェッチ命令に対しては、完全にゼロサイクルでの分岐処理が可能となり、他の種の命令に対しても条件によりゼロサイクルでそれぞれの処理を進められることを示した。

キャッシュメモリに相当するメモリへのデータ転送を プログラムにより1ワード単位で転送する階層メモリシステムを提案する. 本方式は アプリケーションプログラムで必要とされるデータだけを キャッシュメモリ相当のメモリに転送するため 従来のキャッシュメモリシステム以上に効率的なデータ転送が行える. 簡単な性能評価では 従来のキャッシュメモリシステムの1.76倍高速になった.We propose a new hierarchical memory system. In this memory system, two extra programs transfer the data among any hierarchical memories by one word. This System makes cache like memory utilization better than conventional cache memory systems, because the data which application programs just need are transfered to upper level memory. Simple bench-marks show that this system can execute the application programs 1.76 times faster than conventional cache memory systems.

本文では, 分散共有メモリ型並列コンピュータで, メモリからキャッシュメモリへのデータ移動を, プログラムによって行うプログラム制御キヤッシュメモリ方式を提案する. データ移動用のプログラムは, 演算処理用とは異なる転送専用のプロセッサにより並列に実行きれる. データ移動は命令により, バイトを基本単位として可変長で行なえるので, キャッシュに相当するメモリに, 必要最小限のデータを不整合なく格納できる. また, リモートデータをプリフェッチ出来るので, 従来のキャッシュメモリで問題となっていた, キャッシュミスやリモートデータ転送のオーバーヘッドを最少にすることができる.

本研究では, メモリの高速化の1手法として, キャッシュメモリに相当するメモリへのデータ転送を, プログラムにより1ワード単位で転送する階層メモリシステムについて提案をしてきた. 本方式では, アプリケーションプログラムで必要とされるデータだけを, キャッシュメモリ相当のメモリに転送するため, 従来のキャッシュメモリシステム以上に効率的なデータ転送が行える. 本稿では, このメモリシステムでの効率的なプログラミング法について述べ, その効果をシミュレーションにより評価を行う.

パイプラインプロセッサにおける分岐ハザードを削減するための一つのアプローチとして、フェッチ分岐方式を提案する。この方式では、プロセッサは分岐命令をフェッチステージで識別して、他の命令の実行とともに、並列に分岐条件決定の監視を始める。そして、分岐条件の決定の直後に分岐処理を行う。分岐処理を可能な限り早期に行うので、データハザードとの組合せによりゼロサイクル分岐か起こり得る。本報告では、このフェッチ分岐方式を実現するための命令セットアーキテクチャと、2つのプログラム例を用いた本方式の効果について述べる。

研究者のネットワークとして発達してきたインターネットであるが、今では一般向けインターネットプロバイダーの登場やマルチメディアブームをきっかけにコンピューターを専門する人々ばかりでなくより多くの人たちに使われるようになってきた。しかしこのユーザー層の拡大は良いことばかりでは無く従来からの秩序にも変化をもたらした。従来からのユーザーには秩序破壊者の発生、初心者から見ると堅苦しくて溶け込みにくい世界と見られるような状況も一部では論ぜられている。

一般にソフトウェアシステムは再利用性を考慮された複数の部品から構成される.各部品には,抽象的なレベルで部品が表す概念を表現するための名前が付けられる.概念に対する命名とその分類の体系の有り方は,システムおよび部品集合全体の設計思想と再利用の枠組を支配するため,この一貫性を保持する事は重要である.しかし部品の点数が増えシステムが巨大化するにつれ,この一貫性を自動性抜きに人間の論理性のみで管理する事は困難になりつつ有る.本稿ではこの一貫性の自動保持に,フレームやTMSなどの知識処理の技法を応用することを容易にするための,部品の表現方法について考察を行う.

我々の研究室で数年来、研究してきたパイブラインPNプロセッサを今回試作した。本報告では今回設計したPNコンピュータの特に演算ユニット(AU)についてのバイプラインストールの起きる要因と起きた時の対処について述べる。

コンピュータの高速化の要求に答えて, RISCやVLIWコンピュータなどが提案され実現されてきた. 我々の研究室では数年来,簡単な命令セットを持ったCPUで,命令を機能別に並列に実行するバラレルノイマン型(以下PN)コンピュータの開発研究を行ってきた.この度我々がこれまで提案してきたPNコンピュータを改良し,分岐ユニットをなくし新たにフェッチユニットというものを付加したPNコンピュータを設計した.これは,分岐という概念をフェッチ先の変更という概念に置き換えたものである.そしてLSI設計システムである「パルテノンシステム」を用いて実装した.今回はPNコンピュータのVLSI設計において,動作シミュレータ「SECONDS」を用いてデバッグを行なった.本報告ではPNコンピュータのデバッギングにおける動作検証について述べる.

今日の計算機性能の向上には、めざましいものがある。しかし逐次処理では限界があり、さらなる処理速度の向上には並列処理などの方法が不可欠である。本研究室では、簡単な命令セットを持ったCPUで、命令を機能別に並列に実行するPN(Parallel Neumann)コンピュータ川の開発研究を行なってきた。スーパースカラプロセッサは命令を動的に解析し、並列に実行するが、PNコンピュータはプログラムをコンパイル時に静的に解析し機能別にわける。したがって、スーパースカラプロセッサより並列度の抽出が行なわれ、また実行時にスケジューリングを行なわないので、実行時間が短くなるという利点を有する。その上、元来別々のハードウェア上で実行される、演算、実行、分岐の3命令を実行するハードウェアに分けそのユニットで並列に実行するので、ハードウェアの増加を最小に抑えながらパフォーマンスを上げることができる。今回、我々はNTTが開発したパルテノンシステムを用いてPNプロセッサの設計、試作を行なった。本稿ではPNプロセッサの試作の段階で生じた、ピン数とゲート数の制限という物理的制約に対する対処法について述べる。

コンピュータは、一般的に高速で大容量のメモリを必要とする。しかし原理的には、メモリを大容量化するにしたがってメモリのアクセス速度は低下する。この問題を解決する1手段としてメモリを階層化する方法がある。いわゆるキャッシュメモリシステムである。しかし、キャッシュメモリシステムは、キャッシュミスが発生する。プログラムによっては、このキャッシュミスが頻繁に発生し、実行処理能力を大幅に低下させる。キャッシュミスが頻繁に発生する原因の1つに、キャッシュメモリと主メモリの内容の入れ換えを固定アルゴリズムで行っていることがある。このキャッシュミスを無くすため本システムでは、キャッシュメモリシステムの特徴の1つであるキャッシュメモリと主メモリ間の内容の入れ換えを固定アルゴリズムで行うことを止め、専用のプログラムで実際の演算処理等を行うプログラムと並列に操作することで行う。本稿では、このメモリシステムを3階層のメモリで構成し、ユーザプログラム制御階層メモリシステムと呼ぶ。また、階層メモリ間を操作するプログラムをメモリ操作プログラム(User Program Controlled Hierarchical Memory System:以下UPCHMS)と呼ぶ。本稿では、UPCHMSのプログラム及びその特徴について述べた後に、既存のキャッシュメモリと比較することで、その性能を評価する。

共有メモリ型並列コンピュータにおいて,共有メモリアクセスにおける遅延は,性能低下の主要因である.遅延を隠蔽し性能を向上するため,プログラム中に明示的にprefetch命令を挿入し演算とデータアクセスをオーバーラップして遅延を隠蔽しようとする方法などが提案されている.この方法ではプリフェッチ命令に関連する計算のオーバーヘッドが問題となっていん筆者らは並列コンピュータ上の各プロセッサか要求する以前にデータ参照を処理するュニット(以下PFU)によるプリフェッチを提案したが本稿では,プログラム内に示されたデータ参照属性情報をPFUに送りプリフェッチを行なう方法を提案する.

複数のプロセッサが協調して処理を行なうような並列システムでは、プロセッサ間の通信を行なう機構が必要とされる。特に、メッセージ通信方式の並列システムにおいて、通信の高速性は、この相互接続ネットワークの基盤となっているトポロジーに依存する。いくつかのトポロジーの中でもハイパーキュープネットワークは最も優れたネットワークの1つである。しかし、設定可能な頂点数が2のべき乗に限られるという欠点をも合わせ持つ。現行のシステムにおけるプロセッサの数を増やしたいと考えたとき、その2倍の数で増やさなければならない。この制限を緩和するために、本論文ではハイパーキューブの拡張を提案する。

ハイパーキューブはマルチコンピュータシステムにおいて優れたネットワークトボロジーの1つである. しかし, 設定可能なノード数が2のべき乗に限定されるという欠点をも合わせ持っている. 本論文ではこの制限を緩和するために拡張ハイパーキュープを提案する. r次元ハイパーキューブが2つのr-1次元ハイバーキュープから成るのに対して, 拡張ハイパーキュープはr次元とr-1次元のハイパーキューブを接続することによって構築される. 拡張ハイパーキュープは, ハイパーキュープと同様に再帰構造を持っている. また, 本論文ではリング, 多大元配列, 完全2分木から拡張ハイパーキュープへの埋め込みを提案する.

VLIWとPNに基づいたハイプリットプロセッサを提案する。このプロセッサは、プログラムをVLIW方式でフェッチした後、内部ではPN方式を用いて実行を行う。実行されるプログラムは、VLIWと類似して、1命令が機能ごとの要素命令からなるが、それら要素命令間には実行のバリアはない。全ての要素命令レベルの先行関係は、他の方法で、明示的に記述されている。つまり、全ての要素命令の実行は静的にスケジュールされている。したがって、プロセッサはフェッチサイクルと実行サイクルを分けて処理を進めて行くことが可能である。本稿では、このプロセッサのアーキテクチャおよびソフトウエアシミュレータによる評価結果について述べる。

本論文では、分散処理環境において、並列プログラムを効率良く実行させるための手法について述べる。このシステムでは、分散処理環境で並列プログラムを実行する時に、プログラムの特性とシステムの静的および動的な情報の両方を考慮して、より効率良く実行するということを行なっている。これを行なうために、実行環境についての静的及び動的な情報を利用できる機構を提供している。この情報を基づいて実行時システムは環境に応じた効率的なプログラムの実行を行なう。それと同時に、並列プログラムのタスクに関する情報(ここではタスクテーブルと呼ぶ)をプログラマが提供し実行時システムが利用できるようにしている。

ネットワークで接続されたコンピュータ上に「人」という概念を導入し、コンピュータネットワーク上に仮想的な人間社会を作る事を目指す。「人」という概念の導入により実社会での人間の活動をコンピュータネットワーク上への移す事が可能となる。本研究ではコンピュータネットワーク上で「人」として活動するもとしで、「サービスマン」という職業を例題として取り上げる。ネットワーク上に「サービスマン」を実現する為の機構を検討し、現状のコンピュータネットワークシステム上での実験的な「サービスマン」の動作と、その設計について述べる。

メッセージパッシングを行う並列言語を用いて、問題を機能別に分割した並列プログラムを作成した場合、そのプロセスが行う通信の頻度や量は様々なものとなる。したがって、その実行に際してはプロセスのプロセッサへの割り当てが重要となってくる。プロセッサへの割り当てには、静的な方法と実行中に割り当てを変更する動的な方法とがあるが、ユーザ指定による動的なプロセッサ割り当てを考え、プロセス移送をプロダラム中に指定することにより、プロセッサの動的な割り当てを可能とする言語実行系について検討する。

一般にシステムは複数の部品から構成される.この時,用いる部品を特定の部品へと固定せずに,部品の集合として「柔らかく」参照する事で,状況変化に対する適応性が向上する可能性が有る.本稿ではそのような,部品を柔らかく参照する方法に関して考察を行う.考察の結果に基づき,プログラミング言語の基本要素のレベルで利用可能な,柔らかい部品参照のための仕組みを提案する.

分散共有メモリを用いた並列計算機は,既存のプログラムを大きく変更することなく,並列化のメリットを得られることから,注目されている.しかし,並列計算機システムの大規模化と,要素プロセッサの高速化に伴い,メモリアクセス遅延か性能に大きく影響するようになってきた.これを解決する方法としてデータのプリフェッチを行なう命令を前もって発行する方法が提案されており,アクセス遅延の隠蔽に有効である.しかしプリフェッチ命令の実行に伴うオーバーヘッドが無視できない場合がある.この問題を解決する1手法として筆者らは並列計算機上の各プロセッサにロード命令を先取り実行するユニットを設け,自動的にプリフェッチを行なう機構を提案したが,当機構が最大の効果を発揮するためには,分岐における当機構の動作が重要になる.本稿では,分岐命令フェッチ時の当機構の動作について検討するとともに高位論理合成システムPARTHNON上に本方式を構築し分岐時の動作を検証する.

プロセッサの高速化に対応するため、メモリの高速大容量化が要求されている。現在では、コスト的原理的に難しいメモリの高速大容量化を実現するため、キャッシュメモリシステムが用いられている。しかし、キャッシュメモリシステムには、キャッシュミスが発生する。キャッシュミスが頻繁に発生すると、プロセッサの高速性をスポイルすることになる。キャッシュミスが頻繁に発生する原因の1つにキャッシュメモリと主メモリの内容の入れ換えを固定アルゴリズムで行っていることがある。そこで、プログラマが、一般のプログラムとともにキャッシュメモリを操作するプログラムも記述することで、キャッシュミスの極限までの減少を狙う。本稿では、本研究システムの原理、問題点を明らかにした後、簡単な評価を行う。その結果、キャッシュミスに相当するデータフォルトの大幅な削減を示した。

メッセージ通信を行う並列処理プログラミングにおいて、移植性のあるプログラムの作成を考えた場合には、実行するプロセッサ数と実行されるプロセス数は異なると考えねばならない。一般に、プロセス数の方がプロセッサ数よりも多いために、効率の良い実行のためには、どのプロセスをどこのプロセッサ上で実行するかという割り当てが重要な問題となってくる。本報告では、プロセッサ割り当てを含めたプロセススケジューリングのための情報を、ユーザレベルで指定することで、プログラムの実行効率を高める方法の検討について述べる。

プログラムの再利用性を改善することで,プログラムを部品として扱えるようにすることを目標とした研究は数多くなされている.特にオブジェクト指向プログラミングは一定の成果を上げてきた.これに対し,近年,知識モジュールやシステムの柔らかさと呼ばれる概念が提案されつつある.モジュールの柔らかさとは,モジュールの,状況変化に対する適応性の事であると考えられる.この概念は,通常言われる再利用性よりも広い概念である.すなわち,モジュール化プログラミングにおける再利用性とは,1つのモジュールが変更抜きに他の状況下で使用できるかどうかを意味する.これに対し,柔らかさ(適応性)の場合,必要な個所を自ら書き換えるという意味を含む.したがって,柔らかいモジュールを実現するためには,モジュールの自動修正に関する問題を扱う必要がある.図1はモジュールの自動修正の概念図である.プログラマが外部仕様を更新した時,要求の変化に適応するように,プログラムモジュールが自動的に修正される事が本研究の最終目標である.この問題の主要な困難は,モジュールがブラックボックスであることから生じる.すなわち,通常のモジュール化プログラミング言語においては,言語はモジュールの界面仕様のみを管理し,モジュールの内部に関しては関知しない.すなわち,モジュール内部の細部が担う"役割"は言語の管理下にない.このため言語の枠組の中では,モジュール全体の目的が変化した時,モジュール内部の「どこを」「どのように」変更するべきかを知る事ができない.

コンピュータは,基本的に高速で大容量のメモリを必要とする。しかし現実には,高速かつ大容量のメモリを用意することは困難であるので,実際には小容量で高速なメモリと大容量で低速なメモリを階層的に組み合わせて,疑似的に高速で大容量のメモリを実現している。これは、階層メモリシステムと呼ばれ、階層メモリシステムで最も用いられているメモリシステムの1つに、汎用レジスタ、キャッシュメモリ,主メモリの組み合わせて構成する、キャッシュメモリシステムがある。キャッシュメモリシステムでは、キャッシュメモリに必要なデータが無いという、いわゆるキャッシュミスが起こり、これがコンピュータの性能を下げていた。キャッシュミスが発生する原因として、キャッシュメモリと主メモリの内容の入れ換えを一定のアルゴリズムで行っていたことがある。そのため、実行するプログラムによっては、頻繁にキャッシュミスを起こす結果となる。我々はこの問題を解決するために,実行するプログラム(便宜上処理プログラムと呼ぶ)ごとに、階層メモリ間の内容を操作する、それ専用のプログラム(メモリ操作プロダラムと呼ぶ)を作製し,このメモリ操作プログラムを、処理プログラムと並列に動かすことによって、疑似的に高速大容量のメモリを構成する方法に関する研究を行ってきた。この方式では処理プログラムが必要とするデータを,プログラム制御によって必要な時までに用意しようとするので,処理している問題が本質的にもっているデータの従属性と階層メモリシステムが本質的にもつ性質以外の影響を受けずにデータを準備できる。本論文では,本方式をユーザプログラム制御階層メモリシステム:UPCHMS(User Prgram Controled Hierarchical Memory System)と呼び、このUPCHMSの基本原理と基本構成と簡単なプログラムについて述べる。なお、本方式ではキャッシュメモリに相当するメモリがプログラマに見えるので,キャッシュ(隠れる)という概念が使えない。そのため本研究では,キャッシュメモリに相当する階層のメモリを高速メモリと呼ぶ。

本報告では,並列処理言語SPLANに継承機能とランデブ方式を導入した言語について述べる.この言語は,自律的なオブジェクトをプロセスとして扱うことにより,オブジェクト指向モデルを直接的に表現することを目標としている.オブジェクト間のメッセージ交換にはランデブ方式を採用し,ランデブの受け側で相手指定ができるように拡張した.

SPLAN^<1~3>はメッセージ通信型並列処理言語であり,CSP^4とPASCALに基づいて設計された言語である.この言語は特定の並列処理計算機に依存することなく並列プログラムを書くことを目的としている.プログラムはPASCALプログラムを並列実行の単位としたプロセスからなり,それぞれは動的に割り当てられる.各プロセスは生成時に割り当てられたチャネルを通して通信を行う.本報告ではSPLANの特徴および,ワークステーションLUNA88k2におけるMachのC Treadsパッケージを用いたこの言語の実現について述べる.

VLSI技術の進歩にともない、様々な商用の並列処理計算機が作られるようになってきた。またそれと平行して多くの並列処理用プログラミング言語が提案されているが、いまだに実用的かつ並列プログラミングの主流となっている言語はほとんどない。それは、平易な記述と汎用性の二つを備えた言語がないためである。その二つの条件を満たすべく設計されたのが、メッセージ通信型並列処理言語SPLANである。SPLANの設計思想についてはすでに報告したが、本報告ではSPLANの特徴と、ハイパーキューブ結合をした商用並列計算機の一つであるnCUBE2におけるこの言語の実現について述べる。